Part 2 반도체
반도체 딥다이브 — Part 2 / 6
나노 패터닝 공정: 리소그래피·식각·증착
0. 패터닝 로드맵 개요
반도체 칩의 ‘회로선폭(critical dimension, CD)’은 패터닝 지표입니다. ITRS→IRDS 로드맵에 따르면 2030년 로직 GAA 노드의 금속 CD 목표는 ≈10 nm. 본 편에서는 광원→레지스트→식각→후공정 전체 파이프라인을 전문가 깊이로 설명합니다.
1. 광 리소그래피(Lithography)
1.1 Rayleigh 방정식
여기서 λ: 노광 파장, NA: 렌즈 수치 개구, k1는 공정 계수(0.25–0.35 가능).
1.2 DUV & EUV 비교
| 파장 | 플랫폼 | k1 한계 | 패턴 전략 | 주 장비 |
|---|---|---|---|---|
| 193 nm(ArF) | Immersion DUV | ≈0.35 | Quadruple Patterning(SAQP) | Nikon NSR-S635E |
| 13.5 nm | EUV | ≈0.25 | Single/Double Patterning(EUV DP) | ASML NXE:3800E |
일반인 비유: ‘손전등(광원)으로 지도(레지스트)에 미세 그림을 비추는데, 파장이 짧을수록 더 가는 선을 그릴 수 있다.’
1.3 EUV 공정 세부
- 멀티레이어 반사경 (Mo/Si 40쌍) — 투과 대신 반사광학
- Pellicle 투명도 90 % ↑ 필요 → SEMI Pellicle Spec
- Resist 흡수 ↑ → Metal-Oxide Resist & CAR Dual-Tone 연구
2. 이중·사중 패터닝 기술
파장을 줄이기 전까지는 Double Patterning(DP), Self‑Aligned Double Patterning(SADP), Self‑Aligned Quadruple Patterning(SAQP)이 주력.
금속 0.7X pitch → DUV SAQP 로 낮추고, ‘cut mask’로 트림.
3. 레지스트 공학
3.1 화학 증폭 레지스트(CAR)
PAG(Photo Acid Generator) 활성화 → Post‑Exposure Bake로 산 확산, 21 nm L/S까지 실리콘 양자점 디바이스 확보.
3.2 Metal‑Oxide Resist(MOR)
HfO‑based MOR는 EUV 흡수 계수 α≈30 µm⁻¹ → 50 mJ/cm² 노광량으로 16 nm L/S 달성(J. Vac. Sci. Technol. 2024).
4. 식각(Etch) 프로세스
4.1 플라스마 식각(Reactive Ion Etch, RIE)
- 비등방성 sidewall angle 88–89° 확보
- CF4, SF6 + O2 조합 → Si 기판 식각율 120 nm/min
- 고종횡비 30:1 Fin 구조 → Sequential Plasma–Thermal Atomic Layer Etch
4.2 ALE(Atomic Layer Etch) 공식
여기서 Sads: 전구체 흡착 포화도, PRF: 플라즈마 파워.
5. 증착(Deposition) 기술
5.1 CVD vs. ALD
| 항목 | CVD | ALD |
|---|---|---|
| 두께 제어 | 수백 nm/min | Å 레벨/cycle |
| 균일도 | ±5 % | ±1 % |
| 고종횡비 | <10:1 | >50:1 |
| 예시 | SiH4 SiO2 | TMA Al2O3 |
EUV 후공정 Hardmask로 TiN ALD 20 Å 사용.
6. 패터닝 통합 & 결함 관리
6.1 Overlay & CD‑SEM
Overlay 목표 2 nm 3σ. KLA ARK™ 제품군 활용.
6.2 Defect Reduction Loop
Yield = exp(−A·D0), A: 칩 면적, D0: 결함 밀도. EUV 마스크 블랭크 defect < 0.1 cm⁻² 달성.
7. 요약 & Part 3 예고
핵심 통찰: 리소그래피 파장↓와 식각·증착 오버레이 정밀↑가 상호 보완적으로 작동해야 1X nm 이하 노드가 실현됩니다.
다음 편에서는 소자 구조(MOSFET→FinFET→GAAFET)와 전류·전압 스케일링 모델을 분석합니다.