Part 4 반도체

반도체 딥다이브 — Part 4 / 6

공정 통합 & EUV 설계 규칙

0. 프롤로그 — ‘패턴을 넘어, 회로까지 생각하라’

선폭이 1X nm 아래로 내려오면, 패터닝과 소자 물리만으로는 칩 성능이 결정되지 않습니다. 공정–설계 통합(PI & DTCO)이 필수이며, EUV 시대에는 확률적 결함·마스크 flare·중첩 규칙까지 설계 룰에 포함됩니다.

1. FEOL 공정 통합

1.1 HKMG(HfO₂/Metal Gate) 스택

• TiN / HfO₂ / SiON 캐핑 — CET_inv < 0.8 nm equiv.
• Gate First vs. Gate Last — 20 nm 이하에서는 Gate Last(SAQP + CMP)가 대세

1.2 스트레인 엔지니어링

SiGe P‑FET 채널 & CESL(Capping Layer) 텐션 → 이동도 µₕ 30 % ↑.

2. Self‑Aligned Contact(SAC) & CTS

SAC는 Gate‑Spacer 위로 Tungsten Plug를 내려 Poly‑Gate 딥트렌치 없이 접촉 저항을 낮춤. 최신 Contact‑Through‑Silicide(CTS)는 Fin 끝을 증착 금속이 파고 들어가 R_C ≈ 12 Ω·µm 달성.

3. BEOL: 금속 배선 & 저유전(Low‑k) 통합

3.1 RC Delay 공식

\[\tau_{RC}=R_{sheet}\,\frac{L}{W}\;C_{line},\quad C_{line}=\varepsilon_{0}k\frac{t}{s}\]

Cu Barrier/liner 비율 ↑ → R_sheet↑. Ruthenium(Ru) damascene는 Barrier‑less 공정으로 주목.

3.2 Low‑k Dielectric Roadmap

세대	재료	k	주 이슈
k≈3.0	SiOC:H(CVD)	3.0	Moisture Uptake
k≈2.5	SiOC (porous)	2.5	Plasma Damage
k≈2.2–1.9	Spin‑on MSQ	≤2.0	Mechanical Strength

4. EUV Design Rule Check(DRC)

4.1 Stochastic Failure Metrics

Missing contact/Via 랜덤 확률 P_miss ∝ Dose^−α. 삼성 3 nm EUV rule: CD >= 14 nm, Overlap >= 10 nm, Dose ≥ 50 mJ/cm².

4.2 Multi‑Pattern Coloring

EUV Double Pattern 시 Layout must satisfy color spacing ≥ s_crit. EDA 툴 patterns matching + Synopsys IC Validator.

5. Design‑Technology Co‑Optimization(DTCO)

• Backside Power Delivery Network (BSPDN): 전력/신호 층 분리 → IR‑Drop 14 % ↓.
• Forksheet & CFET: N/P Stack → Cell Height 4T 가능.
• EDA Co‑Design: Placement uses MOL pin‑access model to minimize cut mask count.

6. PDK & Extraction Flow

Foundry PDK에는 GDS Valid Layer, MEBES Mask Map, DRC‑LVS Deck, SPICE Models, EM/IR Limits 포함.

6.1 Parasitic Extraction

\[R=\rho\frac{L}{A},\qquad C=\frac{\varepsilon_{r}\varepsilon_{0}A}{d}\]

Calibre xACT 또는 Ansys Q3D → SPEF 파일 생성 → STA/EMIR.

7. 요약 & Part 5 예고

포인트: EUV 확률적 결함·배선 RC·DTCO를 동시에 최적화해야 차세대 로직 노드의 PPA(Performance‑Power‑Area)를 달성할 수 있습니다.

Part 5에서는 패키징·HBM·신뢰성 테스트 영역을 다룹니다.