Part 5 반도체

반도체 딥다이브 — Part 5 / 6

패키징 · HBM · 신뢰성 테스트

0. 프롤로그 — 칩 성능은 ‘실장 이후’가 결정짓는다

트랜지스터가 아무리 빨라도, 패키지 저항·온도·전력망이 병목이면 의미가 없습니다. 이번 편은 최첨단 2.5D/3D 패키징, HBM 메모리 스택, 신뢰성 가속 테스트를 전문가 관점으로 해부합니다.

1. 패키징 레이어 맵

층	기술	특징	주 제조사
Backside PDN	RDL-first BSPDN	Cu 4–6 µm	TSMC, Intel
Interposer	Si/Glass 2.5D	Line/Space 0.8/0.8 µm	Samsung I-Cube
Die-to-Die	Hybrid Bond (Cu–Cu)	Pitch ≤ 6 µm	TSMC SoIC
Substrate	ABF Core	Tg 230 ℃, k≈3.2	Ibiden, Shinko

2. Hybrid Bonding 공식

저저항 인터커넥트의 접촉 저항 R_c는

\[R_{c}=\rho_{Cu}\frac{1}{n\pi r^{2}}\]

여기서 n: 패드 수, r: 패드 반지름. 6 µm pitch, r=2 µm, n=10k → R_c ≈ 0.25 mΩ.

3. HBM (High Bandwidth Memory)

3.1 스택 구조

• 8–12 DRAM Dies + Base Logic Die + Interposer TSVs
• 주파수 3.6 Gbps/pin, 1024-bit I/O → 460 GB/s

3.2 전력 모델

\[P=\alpha C_{L}V^{2}f + P_{TSV}+P_{Standby}\]

HBM3: V=1.1 V, α≈0.45. TSV capacitance 12 fF/μm 길이.

일반인 비유: ‘다층 아파트(메모리 다이)를 중앙 엘리베이터(TSV)로 한데 연결해 고속으로 왕래한다.’

4. 열 관리 & TIM 솔루션

Power Density 서버 GPU ≈ 1.0 W/mm². Junction T_j ≤ 100 ℃ 목표.

• Diamond TIM κ≈1200 W/m·K
• Phase-Change TIM lowers ΔT by 6 ℃ (AMD MI300X)

\[\Delta T=\frac{P}{\kappa A_{TIM}} t_{TIM}\]

5. 신뢰성 시험

5.1 JEDEC JESD22 가속 규격

• HTOL: 125 ℃, 1000 h
• HAST: 130 ℃/85 %RH, 96 h
• TCT: −55 ℃↔125 ℃, 1000 cycles

5.2 Arrhenius 수명 예측

\[MTTF=A\exp\Big(\frac{E_{a}}{k_{B}T}\Big)\]

Cu–Cu voiding: E_a=0.7 eV → 10 yrs@85 ℃.

6. 전기적 신뢰성: EM & SIV

• Electromigration(EM): J · ρ model, Black’s Eq.
• Silicon Interposer Via (SIV) fatigue: CTE mismatch → Low-k crack.

\[MTTF_{EM}=A\,J^{-n}\exp\Big(\frac{E_{a}}{k_{B}T}\Big)\]

7. 테스터 & DPPM 목표

제품	Wafer DPPM	Pkg DPPM	테스트 기법
Logic 3 nm	<20	<5	Scan + BIST + X-ray
HBM3	<50	<15	Memory BIST + DFT

8. 요약 & Part 6 예고

핵심: 3D 패키징과 HBM은 대역폭·전력 효율을 비약적으로 높이지만, R_c·ΔT·EM 관리가 생존 조건입니다.

마지막 Part 6에서는 미래 소재 & Post-Silicon 전망(2D TMD, CFET, 광/양자 SoC)을 다룹니다.